IBM は、ニューラル ネットワークの分野における革新的なソリューション、つまりアナログ インメモリ集積回路 (IC) を発表しました。 この IC は相変化メモリを利用して重みをコンダクタンスのアナログ レベルとして保存し、アナログ積和計算を可能にします。 アナログ AI 処理を成功させるには、IBM は 2 つの重要な課題に取り組む必要があることを認識しています。 まず、メモリ アレイは既存のデジタル システムに匹敵する精度を示さなければなりません。 次に、デジタル コンピューティング ユニットとチップのデジタル通信ファブリックとのシームレスなインターフェイスが重要です。
バックエンド相変化メモリ技術を使用して社内で製造された 14nm CMOS IC は、64 個のアナログ インメモリ コンピューティング タイルで構成されています。 各タイルは、シナプス単位セルの 256 x 256 クロスバー アレイを特徴としています。 インターフェイスに関しては、各タイルには、IC のデジタル側との対話を容易にするアナログ - デジタル コンバーター (ADC) が装備されています。 さらに、軽量のデジタル処理ユニットが各タイルに統合されており、単純な非線形ニューロン活性化関数とスケーリング操作を処理します。 さらに、グローバル デジタル処理ユニットがチップの中央にあり、特定の種類のニューラル ネットワークに不可欠なより複雑な演算を実行します。
これらのタイルの実装により、3 ビットまたは 4 ビット精度とほぼ同等の重み精度を備えた分散ニューラル ネットワーク (DNN) モデルの実現が可能になります。 この IC は、8 ビット入出力行列ベクトル乗算において、平方ミリメートルあたり 1 秒あたり 400 ギガ演算 (Gop/s/mm2) という驚異的な密度を実証します。 1 ワットあたり 9.76 テラ操作/秒 (トップ/W) のエネルギー効率で、1 秒あたり 63 テラ操作 (トップ/秒) のピーク パフォーマンスを達成しました。 Nature Electronics は、IBM によるこの画期的な研究についての詳細な洞察を提供する「ディープ ニューラル ネットワーク推論のための相変化メモリに基づく 64 ビット混合信号インメモリ計算チップ」というタイトルの論文を間もなく発表する予定です。
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